隨著下一代串行標準數據速率的增加,模擬異常對信號完整性和質量的影響比以往任何時候都大.信號路徑中的導體,包括電路板走線,過孔,連接器和電纜,表現出更大的傳輸線效應,回波損耗和反射會降低信號電平,引起偏斜,并增加噪聲和抖動.然而,一切都從基本系統時鐘信號開始,下面康比電子簡單簡述一下關于的Pletronics Crystal的SYSCLK發起方法.
SYSCLK發起方法
基本的"無褶邊"晶體振蕩器使用石英晶體,并與簡單電路一起使用,以晶體的基本模式運行,產生方波輸出.這種架構為峰值和均方根抖動提供了最佳性能,通常在高達50Mhz的頻率下成本效益最高.為了以盡可能最低的抖動達到更高的頻率,使用了一種被稱為高頻基波的技術.晶體可以以其泛音模式之一振動,泛音模式出現在基頻諧振頻率的奇數倍附近.這種晶體被稱為第三,第五,第七…等泛音晶體.為此,振蕩器電路通常包括額外的設計元件,以選擇所需的泛音.相關地,在典型應用中,可以有效地執行一種架構,該架構使晶體在其第三泛音上工作,以達到高達3x50Mhz=150Mhz的頻率.
在較高泛音上工作需要復雜得多的電路,幾家振蕩器公司正在努力增加石英晶振基波和第三泛音諧振技術,以支持例如70.8333Mhzx3=212.500Mhz的10Gb光纖通道.這些努力集中在隨著數據總線速度不斷提高而提供所需的最低抖動主時鐘性能.盡管如此,這項技術仍處于先進階段,并不容易從所有晶體振蕩器供應商處獲得.
另一種已經成功利用的技術是集成整數乘法器.在這些器件中,通過將輸入信號鎖定到以晶體頻率的直接整數倍(2x,3x,4x…等)運行的集成壓控振蕩器來提高頻率,然后將其二次分頻回所需的工作頻率.可以采用的另一種方法是諧波乘法.這在技術上類似于晶體泛音的利用,不同之處在于晶體振蕩器(不是晶體)的輸出信號乘以整數值.除了電路集成中的損耗和其他折衷之外,抖動性能比直接(即泛音模式的晶體基礎)頻率產生惡化了20倍.
因此,雖然基頻,泛音和/或諧波頻率的產生是可能的,但是與能夠滿足抖動要求的積分整數乘法相比,這些技術通常成本較高且復雜度過高.為了避免任何不必要的成本溢價,設計人員在設計余量微調期間需要關注的是計算輸出信號抖動的特定帶寬.
使用的第三種技術被稱為集成的"分數N"乘法器.在這里,輸入信號的頻率實際上可以轉換成任何其他頻率——整數相關或無關.例如,25Mhz晶體頻率可以通過25.78125的分數乘法轉換為644.53125Mhz.出于超出本文預期目的和深度的原因,這導致了最高的信號抖動量.同樣,對于某些系統來說,這也足夠了,而且在215Mhz以上的頻率下使用也是最具成本效益的.

晶體振蕩器輸出邏輯
上一節討論了產生CLK的方法及其對抖動性能的影響.無論實現架構是基頻還是泛音晶振,倍頻器還是分數倍頻器,晶振還包含符合現有邏輯技術的輸出驅動器.輸出邏輯兼容性的具體類型可以是低壓CMOS,低壓,正電源發射耦合邏輯,低壓差分信號和/或高速電流控制邏輯.輸出邏輯類型主要與給定應用類型內的處理設備的輸出頻率和/或邏輯接口的通用性相關.例如,PCIeSYSCLKs的主要邏輯類型是HCSL.晶體振蕩器輸出邏輯兼容性通常比處理設備邏輯開發滯后6到12個月,有時甚至更長.在此期間使用邏輯翻譯器.這方面的一個例子是傳輸最小化差分信號(TMDS).TMDS在系統設計(如HDMI)的某些應用中被采用,但目前不能作為晶體振蕩器輸出邏輯的選擇.輸出邏輯類型的重要意義在于通過將晶體振蕩器(以及任何額外的輸出轉換設備)連接到處理設備而引入的"接口抖動".通常,通過"眼圖"轉換時間最快的邏輯類型(例如上升/下降時間)將導致最低的接口抖動.
在Pletronics Crystal我們提供包含上述每種技術的解決方案:高頻晶體基波,泛音,積分和分數.每種產品的執行都是為了向客戶提供成本和性能最有效的解決方案.表1列出了當今最流行的串行數據協議所采用的技術.表2包含了系統設計物料清單中可以調用的具體零件號.同任何一家市場領先的公司一樣,普列特尼克公司的產品也在不斷發展,努力讓我們的客戶保持競爭優勢.

表-管道末端裝置零件號

選擇最佳時鐘起始設備
不管性能規格,規格要求或具體的物理層芯片組/執行方法如何,最重要的規格是實現的成本效益.滿足所有性能要求但總成本高于市場要求的所有商業和工業系統都沒有價值.所有高質量石英晶體振蕩器供應商在其數據手冊中發布的抖動生成規范中都包含一定量的保護帶.因為,有充分的理由,系統設計者在他們要求的規格中也包括一定數量的保護帶,與聲譽良好的晶體振蕩器制造商合作可能會導致雙重保護帶,因此解決方案成本過高.為了幫助指定合適的振蕩器,而不增加過多的保護帶和成本,表1顯示了當今最流行的數據/通信應用.

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